我們常常會(huì)發(fā)現(xiàn)，自己想當(dāng)然的一些規(guī)則或道理往往會(huì)存在一些差錯(cuò)。電子工程師在pcb廠電路設(shè)計(jì)中也會(huì)有這樣的例子。下面是一位工程師總結(jié)的八大誤區(qū)點(diǎn)。

現(xiàn)象一：這板子的PCB設(shè)計(jì)要求不高，就用細(xì)一點(diǎn)的線，自動(dòng)布吧

硬板自動(dòng)布線必然要占用更大的PCB面積，同時(shí)產(chǎn)生比手動(dòng)布線多好多倍的過孔，在批量很大的產(chǎn)品中，PCB廠家降價(jià)所考慮的因素除了商務(wù)因素外，就是線寬和過孔數(shù)量，它們分別影響到PCB的成品率和鉆頭的消耗數(shù)量，節(jié)約了供應(yīng)商的成本，也就給降價(jià)找到了理由。

現(xiàn)象二：這些總線信號(hào)都用電阻拉一下，感覺放心些。

信號(hào)需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號(hào)，電流也就幾十微安以下，但拉一個(gè)被驅(qū)動(dòng)了的信號(hào)，其電流將達(dá)毫安 級(jí)，現(xiàn)在的系統(tǒng)常常是地址數(shù)據(jù)各32位，可能還有244/245隔離后的總線及其它信號(hào)，都上拉的話，幾瓦的功耗就耗在這些電阻上了。

現(xiàn)象三：CPU和FPGA的這些不用的I/O口怎么處理呢？先讓它空著吧，以后再說。

不用的I/O口如果懸空的話，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復(fù)振蕩的輸入信號(hào)了，而MOS器件的功耗基本取決于門電路的翻轉(zhuǎn)次數(shù)。如果把它上拉的話，每個(gè)引腳也會(huì)有微安級(jí)的電流，所以最好的辦法是設(shè)成輸出(當(dāng)然外面不能接其它有驅(qū)動(dòng)的信號(hào))

現(xiàn)象四：這款FPGA還剩這么多門用不完，可盡情發(fā)揮吧

FGPA的功耗與被使用的觸發(fā)器數(shù)量及其翻轉(zhuǎn)次數(shù)成正比，所以同一型號(hào)的FPGA在不同電路不同時(shí)刻的功耗可能相差100倍。盡量減少高速翻轉(zhuǎn)的觸發(fā)器數(shù)量是降低FPGA功耗的根本方法。

現(xiàn)象五：這些小芯片的功耗都很低，不用考慮

對(duì)于內(nèi)部不太復(fù)雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個(gè)ABT16244，沒有負(fù)載的話耗電大概不到1毫安，但它的指標(biāo)是每個(gè)腳可 驅(qū)動(dòng)60毫安的負(fù)載(如匹配幾十歐姆的電阻)，即滿負(fù)荷的功耗最大可達(dá)60*16=960mA，當(dāng)然只是電源電流這么大，熱量都落到負(fù)載身上了。

現(xiàn)象六：存儲(chǔ)器有這么多控制信號(hào)，我這塊板子只需要用OE和WE信號(hào)就可以了，片選就接地吧，這樣讀操作時(shí)數(shù)據(jù)出來得快多了。

大部分存儲(chǔ)器的功耗在片選有效時(shí)(不論OE和WE如何)將比片選無效時(shí)大100倍以上，所以應(yīng)盡可能使用CS來控制芯片，并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。

現(xiàn)象七：這些信號(hào)怎么都有過沖啊？只要匹配得好，就可消除了

除了少數(shù)特定信號(hào)外(如100BASE-T、CML)，都是有過沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的輸 出阻抗不到50歐姆，有的甚至20歐姆，如果也用這么大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號(hào)幅度也將小得不能用，再說一般信號(hào)在輸出高電平和輸出低電平時(shí)的輸出阻抗并不相同，也沒辦法做到完全匹配。所以對(duì)TTL、LVDS、422等信號(hào)的匹配只要做到過沖可以接受即可。

現(xiàn)象八：降低功耗都是硬件人員的事，與軟件沒關(guān)系。

硬件只是搭個(gè)舞臺(tái)，唱戲的卻是軟件，總線上幾乎每一個(gè)芯片的訪問、每一個(gè)信號(hào)的翻轉(zhuǎn)差不多都由軟件控制的，如果軟件能減少外存的訪問次數(shù)（多使用寄存器變量、多使用內(nèi)部CACHE等）、及時(shí)響應(yīng)中斷（中斷往往是低電平有效并帶有上拉電阻）及其它針對(duì)具體單板的特定措施都將對(duì)降低功耗作出很大的貢獻(xiàn)。